有关Veriog中一个语法问题照抄P92页中一个简单例程moduleX35(clk,din,d1,dout);inputclk;input[7:0]din;input[7:0]d1;output[7:0]dout;reg[7:0]d1,dout;always@(negedgeclk)begind1

Question

有关 Veriog 中一个语法问题
照抄P92页中一个简单例程
module X3_5(clk,din,d1,dout);
input clk;
input [7:0]din;
input [7:0]d1;
output[7:0]dout;
reg [7:0] d1,dout;
always @(negedge clk)begin
d1

Answer 1

这两个d1其实是一个东西
这么写就行：
module X3_5(clk,din,d1,dout);
input clk;
input [7:0]din;
input reg [7:0]d1;
output reg [7:0]dout;
always @(negedge clk)begin
d1