verilog求助,提示错误(1):near"module":syntaxerror求问高手这是怎么了啊?moduledecder(a,b,c,d,out);input[3:0]a,b,c,d;output[1:0]out;regout;always@(aorborcord)beginif(d!=0)out=2'b11;elseif(c!=0)out=2'b10;elseif(b!=0)out=2

Question

verilog求助,提示错误(1):near "module":syntax error 求问高手这是怎么了啊?
module decder(a,b,c,d,out);
input [3:0] a,b,c,d;
output [1:0] out;
reg out;
always @(a or b or c or d)
begin
if(d!=0)
out=2'b11;
else if(c!=0)
out=2'b10;
else if(b!=0)
out=2'b01;
else if(a!=0)
out=2'b00;
end
endmodule

Answer 1

加一个使能信号吧,可能是由于out没有赋初值；
还有判断的方法最好是使用4‘b0；如：d!=4’b0；
把else补全,最后一个else