为什么VERILOG中定义的位数是相同的,结果编译的时候就提示不同了?modulecontroler(si1,si2,si3,clk,lk,dir,en,rst,out);//S1,S2,S3控制,LK停止,DIR方向,EN计数使能,rst复位inputsi1,si2,si3,lk,clk;outputdir,en,rst;output[

Question

为什么VERILOG中定义的位数是相同的,结果编译的时候就提示不同了?
module controler(si1,si2,si3,clk,lk,dir,en,rst,out);
//S1,S2,S3控制,LK停止,DIR方向,EN计数使能,rst复位
input si1,si2,si3,lk,clk;
output dir,en,rst;
output [2:0]out;
reg dir;
reg en;
reg rst;
wire [2:0]out;
reg [2:0]state;
reg [2:0]next_state;
always @ (si2 or si3)
begin
if(!si2)
dir

Answer 1

确实有点奇怪,可是像这种always @ (state or lk or dir)是不是该用非阻塞式语句呢