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FPGA双扣RAM使用不同的时钟读写会不会由于输入时钟大输出时钟小而是数据溢出对FPGA无论是双口ram还是fifo,我始终存在这样疑问,如果写的始终大于读的始终,那么写的数据就快于读的数据,会
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FPGA 双扣RAM使用不同的时钟读写会不会由于输入时钟大输出时钟小而是数据溢出
对FPGA无论是双口ram还是fifo,我始终存在这样疑问,如果写的始终大于读的始终,那么写的数据就快于读的数据,会不会使数据溢出?
对FPGA无论是双口ram还是fifo,我始终存在这样疑问,如果写的始终大于读的始终,那么写的数据就快于读的数据,会不会使数据溢出?
▼优质解答
答案和解析
你应该是指异步的ram或者fifo吧
如果写时钟大于读时钟,并且写使能一直为'1‘ 的话,是会溢出的,事实上当FLAG信号’FULL‘为1时,接下来的写数据就会被抛弃.
一般来说,当FLAG信号’ALMOST FULL‘为1时,我们就停止写行为了.
希望能帮到你
如果写时钟大于读时钟,并且写使能一直为'1‘ 的话,是会溢出的,事实上当FLAG信号’FULL‘为1时,接下来的写数据就会被抛弃.
一般来说,当FLAG信号’ALMOST FULL‘为1时,我们就停止写行为了.
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