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为什么VERILOG中定义的位数是相同的,结果编译的时候就提示不同了?modulecontroler(si1,si2,si3,clk,lk,dir,en,rst,out);//S1,S2,S3控制,LK停止,DIR方向,EN计数使能,rst复位inputsi1,si2, 其他

2,si3,lk,clk;o

为什么方向相同大小相同的是同一向量?如果是定义出来的,为什么不能定义方向不同,大小不同的是同一向量,定义有什么要求吗? 数学

向量可以比较大小吗向量的定义是既有大小又有方向,那向量间可不可以比较?为什么?方向相同的向量呢?他答案是即使方向相同也不能比较。如果是对的，我最主要是想知道为什么！答案给我语文

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