Verilog中关于例化的问题以下是主程序中的一个例化模块：systemctrl#(.DUTYCYCLE(DUTYCYCLE),.DIVIDEDATA(DIVIDEDATA),.MULTIPLYDATA(MULTIPLYDATA))systemctrlinst(.clk(clk),.rstn(rstn),.clkc0(clkvga),.sys

Question

Verilog 中关于例化的问题以下是主程序中的一个例化模块： system_ctrl #( .DUTY_CYCLE (DUTY_CYCLE), .DIVIDE_DATA (DIVIDE_DATA), .MULTIPLY_DATA (MULTIPLY_DATA) ) system_ctrl_inst ( .clk (clk), .rst_n (rst_n), .clk_c0 (clk_vga), .sys_rst_n (sys_rst_n) ); 这种例化是什么意思？# 代表什么？ system_ctrl 模块内部定义如下： module system_ctrl #( parameter DUTY_CYCLE = 50, parameter DIVIDE_DATA = 1, parameter MULTIPLY_DATA = 1 ) ( input clk, //50MHz input rst_n, //global reset output sys_rst_n, //system reset output clk_c0 //50MHz ); 请问大神这种例化怎么理解？以及有什么好处？

Answer 1

这是在例化子模块时修改子模块里边用parameter定义的函数，#号加后面的括号表示括号里的是参数而不是端口列表。好处是例化时可以灵活配置子模块