用vhdl设计一个四位加法器,实体名称为“adder4”,其引脚与功能如下表要编码和截图实验要求端口模式\x05端口名\x05数据类型\x05功能逻辑表达式\x05说明in（输入）\x05a\x05stdlogicvector(3downto0)\x0

Question

用vhdl设计一个四位加法器,实体名称为“adder4”,其引脚与功能如下表要编码和截图
实验要求
端口模式\x05端口名\x05数据类型\x05功能逻辑表达式\x05说明
in
（输入）\x05a\x05std_logic_vector
(3 downto 0)\x05\x05 加数
\x05b\x05\x05\x05 加数
\x05ci\x05std_logic\x05\x05 低位进位
out
（输出）\x05s\x05std_logic_vector
(3 downto 0)\x05s(0)

Answer 1

library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity adder4 isport \x09(\x09\x09a\x09:in std_logic_vector(3 downto 0);\x09\x09b\x09:in std_logic_vector(3 downto 0);\x09\x09ci\x09:i...